정리하는 반도체/반도체 공정20 게이트와 커패시턴스 게이트 단자 내 절연층이 1개일 때는 외부에서 주어진 전압의 손실 없이 게이트 전압이 거의 대부분 기판(Substrate)에 전달됩니다. 그러나 절연층이 2개 이상일 때는 단자에 인가한 전압보다 게이트를 거쳐 기판에 전달되는 전압이 급격히 줄어들게 되는데요. 이는 2개의 절연막이 형성한 커패시턴스(Capacitance) 비율이 만들어낸 결과입니다. 절연막의 커패시턴스 값은 게이트 단자에 절연막을 만들 당시 외부에서 공급한 각종 공정상수들을 측정하여 계산해 내지요(이는 예측값으로, 실제값과는 오차가 발생할 수 있습니다). 이러한 커패시턴스의 값은 채널을 이동하는 전자 개수의 계산치와 합하여 드레인 전류를 도출해내는 중요한 요소가 됩니다. 오늘은 비휘발성 디바이스에 적용하는 게이트 단자 내 형성된 2개의 절.. 2020. 5. 27. CVD 공정 반도체 칩이 ON/OFF 스위칭의 전기적 신호를 빠른 속도로 처리하려면 막을 얇고 균일하게, 시간 변수에도 오래 버틸 수 있도록 형성해야 합니다. 반도체 트랜지스터를 만들 때에는 막을 쌓는 일부터 시작하는데요. 막을 형성하는 방법으로는 증착(Deposition), 회전(Spin On Glass), 전해도금(Electroplating) 등이 있습니다. 이중에서 가장 많이 쓰이는 증착은 물리적 기상증착방법(PVD, Physical Vapor Deposition)과 화학적 기상증착방법(CVD, Chemical Vapor Deposition)으로 크게 나뉩니다. 현재 반도체 공정에서는 CVD를 많이 사용하고 있는데요. 이는 PVD보다 표면접착력이 10배 높고, 대부분의 표면에 적용 가능하므로 활용도가 더 높기 .. 2020. 5. 24. 반도체 세정공정 세정공정은 약 400~500개의 반도체 메인 공정 중 15% 정도를 차지하는 중요한 공정입니다. 웨이퍼에 외형변화를 일으키기 위해 Fab 공정을 진행하면 웨이퍼 표면에 화학적/물리적 잔류물이 남게 되는데, 이러한 잔류물을 제거하는 공정이 바로 세정(Cleaning)입니다. 웨이퍼 세정을 제대로 하지 않으면 제품의 성능과 신뢰성에 치명적인 악영향을 끼치게 됩니다. 그 결과 수율이 떨어져 다음 공정으로 진행시켜야 할 양품 개수가 적어지고, 제품 품질이 나빠져 고객 불만이 높아지는 등 경영상의 문제로 직결되기도 하죠. 특히 회로 선폭이 마이크로미터에서 나노미터 단위로 작아짐에 따라 커패시터/Via hole/STI 등을 만들기 위한 참호가 좁고 깊어지게 되는데요. 이에 따라 참호 속 찌꺼기들을 파내기가 점점 어.. 2020. 5. 23. 이전 1 2 3 4 5 6 7 다음
